中新社北京5月29日電（記者　劉亮）華為近日發表全球半導體領域新原則「韜（τ）定律」的消息，引發業內高度關注。這是華為首次將六年芯片突圍的底層方法論公之於眾。在29日發布的一篇公開報道中，華為公司副董事長、輪值董事長徐直軍向媒體表示，「韜定律」不可能只靠一家公司完成。

    5月25日，華為公司董事、半導體業務部總裁何庭波在一場國際電路與系統研討會上發布了「韜（τ）定律」。「韜」是希臘字母τ（tau）的漢語音譯。在電路理論中，τ代表時間常數，即信號從一種狀態切換到另一種狀態所需的時間。τ越小，電路切換越快。

    1965年以來，西方提出的摩爾定律被業內奉為圭臬，但如今面臨晶體管幾何縮微放緩、成本紅利消退等挑戰。

    「韜定律」提出以「時間縮微」替代摩爾定律的「幾何縮微」，為業界跨越傳統工藝路徑局限指出一條新路。這條路不再依賴於把晶體管「做小」，而是轉向「做快」，通過邏輯摺等創新技術，壓縮信號在芯片各層級中的傳播時間，進而造出有競爭力的芯片。

    不過，摩爾定律從1965年提出到成為行業共識，經過了幾十年的反覆驗證；「韜定律」則仍面臨一些瓶頸。有業內人士稱，邏輯摺目前最大的瓶頸仍在EDA工具。

    徐直軍表示，「韜定律」不可能只靠一家公司完成。華為選擇此時公開發布「韜定律」的主要原因，就是希望整個產業界參與進來。從學術界到EDA廠商到設計公司，大家共同來做，最終沿着這條路向前走，可能就走出了中國半導體的另外一條路。

    據介紹，基於「韜定律」，華為在過去六年時間裡已成功設計並量產了381款芯片，廣泛覆蓋了千行百業的需求。其中，將於2026年秋季面世的麒麟芯片，率先採用邏輯摺技術，性能大幅提升。華為預計，到2031年，基於「韜定律」的高端芯片晶體管密度將達到1.4納米製程的同等水平。